เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 คุณอาจเห็นข้อผิดพลาดภายในนี้เมื่อคุณเชื่อมต่อพอร์ต "pll_ref_clk" ของอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® IP 10 FPGAกับแหล่งนาฬิกาที่ไม่รองรับ เช่น Clock Source BFM Intel® FPGA IP
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้ไดรฟ์ "pll_ref_clk"จากพินนาฬิกาภายนอกโดยตรง