ID บทความ: 000087550 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 10/02/2023

ทําไมเวลาของฉันจึงลดลงหลังจากใช้งานการเกตนาฬิกาที่ใช้ Distributed Sector Level

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Stratix® 10 ควบคุมสัญญาณนาฬิกา
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    การกัดนาฬิกาตามระดับเซกเตอร์แบบกระจายในอุปกรณ์ Intel® Stratix® 10 หรือ Intel® Agilex™ 7 ส่งผลให้เกิดข้อจํากัด Hyper-Retiming สําหรับเส้นทางที่ข้ามจากเซกเตอร์นาฬิกาหนึ่งไปยังอีกเซกเตอร์ซึ่งอาจส่งผลให้ประสิทธิภาพลดลง ดังนั้นจึงไม่แนะนําให้ใช้การเกตนาฬิกาแบบกระจายตามเซกเตอร์สําหรับโดเมนนาฬิกาความถี่สูงหรือสําหรับการออกแบบขนาดใหญ่ซึ่งถูกปรับใช้ในเซกเตอร์นาฬิกาหลายเซกเตอร์และพึ่งพา Hyper-Retiming

    ความละเอียด

    การจํากัด Hyper-Retiming นี้มีกําหนดให้ลบออกในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    เอฟพีจีเอ Intel® Agilex™ และเอฟพีจีเอ SoC

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้