ID บทความ: 000087219 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/05/2013

Arria V และ Cyclone V Hard IP สําหรับ PCIe IP Core ห้ามวนผ่าน Gen1 และ Gen2 อัตราข้อมูลในการทดสอบ CBB

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ขณะทําการทดสอบตา TX เป็นส่วนหนึ่งของ PCI Express การทดสอบบอร์ดฐานการปฏิบัติตามกฎระเบียบ (CBB) Arria V และ Cyclone V Hard IP สําหรับ PCIe อย่าวนรอบอัตราข้อมูลของ Gen1 และ Gen2

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชั่น 13.0 ของ Hard IP สําหรับ PCI คอร์ IP แบบ Express

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้