ID บทความ: 000087213 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/06/2020

ทําไมฉันถึงเห็นการละเมิดเวลาหยุดเมื่อใช้ IP ตัวรับส่งสัญญาณอุปกรณ์ e-tile Intel® Stratix® 10 ตัวมากกว่าหนึ่งอินสแตนซ์

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นการละเมิดเวลาหยุดที่เกิดจากเส้นทางเท็จที่ไม่ถูกตัดออกเมื่อใช้ IP ตัวรับส่งสัญญาณอุปกรณ์ Intel Stratix 10 E-tile มากกว่าหนึ่งอินสแตนซ์

    การละเมิดเวลาหยุดเกี่ยวข้องกับการลงทะเบียน AIB ที่ตอกบัตรจากอินสแตนซ์ IP ตัวรับส่งสัญญาณอิสระสองอินสแตนซ์ IP ควรใช้พาธเท็จระหว่างหลายช่องสัญญาณภายใน IP แต่คุณต้องใช้ข้อจํากัดของพาธ SDC เท็จระหว่าง IP ตัวรับส่งสัญญาณหลายตัว

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ คุณสามารถใช้ข้อจํากัดset_false_pathในไฟล์ SDC ระดับสูงสุดของคุณ

    ตัวอย่างด้านล่างแสดงวิธีที่คุณสามารถใช้พาธเท็จระหว่างสองโหนดของ IP ตัวรับส่งสัญญาณที่ไม่เกี่ยวข้อง

    ละเว้นพาธ:

    ตั้งค่า aib_tx_internal_div_reg_col [get_registers -nowarn nphy_instance_1.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~aib_tx_internal_div.reg]

    ตั้งค่า aib_fabric_transfer_clk_col [get_registers -nowarn nphy_instance_2.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~s2_6_0__aibadpt__aib_fabric_tx_transfer_clk.reg]

    ขั้นตอนต่อไป: ตั้งค่าพาธเท็จ

    set_false_path -ตั้งแต่ aib_tx_internal_div_reg_col ถึง aib_fabric_transfer_clk_col

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้