ID บทความ: 000087140 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

ทําไมฉันจึงได้รับข้อผิดพลาดในการคอมไพล์เมื่อฉันเลือก clk [1] ถึง [9] เป็นแหล่งสัญญาณนาฬิกาอินพุตสําหรับATX_PLLใน MegaWizard

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ALTGX Megawizard™ อนุญาตให้ใช้สัญญาณนาฬิกาอ้างอิงอินพุตได้สูงสุด 10 นาฬิกาเป็นแหล่งข้อมูลไปยังATX_PLL เมื่อผู้ใช้เลือกค่าจาก 1 ถึง 9 สําหรับ ATX PLL ใน 'แหล่งสัญญาณนาฬิกาอินพุตที่เลือกสําหรับ PLL Rx/Tx คืออะไร ' ตัวเลือกการออกแบบไม่สามารถคอมไพล์ได้ ซอฟต์แวร์ Quartus® II จะ เกิดข้อผิดพลาดขึ้น เช่น ไม่สามารถเชื่อมต่อ ATX PLL ได้ [1]

ต้องแก้ปัญหาต่อไปนี้

-  เลือก '0' เป็นแหล่งสัญญาณนาฬิกาอินพุตสําหรับ ATX PLL และ

-  เชื่อมต่อpll_inclk_rx_cruclk [0] เป็นแหล่งสัญญาณนาฬิกาอินพุตสําหรับ ATX PLL ในการออกแบบของคุณ

ปัญหานี้เกิดขึ้นในซอฟต์แวร์ Quartus II เวอร์ชัน 9.1 และมีกําหนดที่จะแก้ไขซอฟต์แวร์ Quartus II เวอร์ชัน 9.1 SP1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Stratix® IV FPGA
Stratix® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้