เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro เวอร์ชัน 19.1 และก่อนหน้า ทําให้โครงการ Intel Stratix® ฮาร์ดโปรเซสเซอร์ระบบ (HPS) อาจล้มเหลวในการกําหนดค่าอุปกรณ์ โครงการอาจส่งผ่านการคอมไพล์อย่างไม่ถูกต้องด้วยตําแหน่งพินไม่ถูกต้องของ HPS EMIF IP PLL นาฬิกาอ้างอิงและพิน RZQ
ในอินเทอร์เฟซ Intel® Stratix® 10 HPS EMIF จะต้องวางสัญญาณนาฬิกาอ้างอิง PLL และพิน RZQ ไว้ใน IO Bank 2M พร้อมที่อยู่และสัญญาณคําสั่ง การกําหนดค่า FPGA จะล้มเหลวหากไม่ปฏิบัติตามข้อจํากัดการปักหมุดนี้
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.2 โดยการรายงานข้อผิดพลาดระหว่างการคอมไพล์หากไม่ปฏิบัติตามข้อกําหนดการวางพิน ดูข้อมูลเพิ่มเติมเกี่ยวกับข้อจํากัดในการปรับใช้พิน HPS EMIF ได้ที่ อินเทอร์เฟซหน่วยความจําภายนอก Intel Stratix 10 FPGA IP
หากคุณมีการออกแบบที่ส่งผ่านการกําหนดค่าอุปกรณ์ FPGA ในเวอร์ชั่นก่อนหน้าซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.2 ซึ่งล้มเหลวในการคอมไพล์ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.2 และใหม่กว่า คุณไม่จําเป็นต้องเปลี่ยนการออกแบบ HPS EMIF แต่ต้องการวิธีแก้ไขปัญหา
ติดต่อ Intel เพื่อสอบถามรายละเอียดเพิ่มเติม