เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชัน 16.0 ขึ้นไป คุณอาจเห็นข้อผิดพลาดนี้เมื่อคุณใช้FAST_INPUT_REGISTERหรือFAST_OUTPUT_REGISTER หรือFAST_OUTPUT_ENABLE_REGISTERงานที่ได้รับมอบหมายสําหรับการออกแบบของคุณ สาเหตุอยู่ในการประมวลผลข้อจํากัดของderive_pll_clocks
เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ทําตามขั้นตอนด้านล่าง
1: แสดงความคิดเห็นเกี่ยวกับข้อจํากัด "derive_pll_clocks" จากไฟล์ SDC ของผู้ใช้
2: เรียกใช้quartus_fit -plan
3: ยกเลิกการแสดงความคิดเห็นเกี่ยวกับข้อจํากัด "derive_pll_clocks" จากไฟล์ SDC ของผู้ใช้
4: เรียกใช้quartus_sta -s
4.1: เรียกใช้งานโครงการproject_open <>
4.2: เรียกใช้งานcreate_timing_netlist -สแนปช็อตที่วางแผนไว้ (หรือ -post_map หากอยู่ในรุ่นมาตรฐาน)
4.3: เรียกใช้read_sdc
4.4 Run write_sdc -expanded.sdc
4.5 ออก
5: แก้ไข expanded.sdc จากขั้นตอนที่ 4 ลบข้อจํากัดset_clock_uncertainlyทั้งหมด
6: แก้ไขไฟล์ QSF และเปลี่ยน SDC เดิมด้วย expanded.sdc ในขั้นตอนที่ 5
7: เรียกใช้quartus_fitอีกครั้ง
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 18.1 ของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition