ID บทความ: 000086839 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/09/2019

ข้อผิดพลาดร้ายแรง: การละเมิดเซ็กเมนต์ที่0x8เมื่อใช้FAST_INPUT_REGISTERหรือFAST_OUTPUT_REGISTERหรือการบ้านFAST_OUTPUT_ENABLE_REGISTERจะใช้กับอุปกรณ์ Intel® Arria® 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชัน 16.0 ขึ้นไป คุณอาจเห็นข้อผิดพลาดนี้เมื่อคุณใช้FAST_INPUT_REGISTERหรือFAST_OUTPUT_REGISTER หรือFAST_OUTPUT_ENABLE_REGISTERงานที่ได้รับมอบหมายสําหรับการออกแบบของคุณ สาเหตุอยู่ในการประมวลผลข้อจํากัดของderive_pll_clocks

     

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาด ให้ทําตามขั้นตอนด้านล่าง

     

    1: แสดงความคิดเห็นเกี่ยวกับข้อจํากัด "derive_pll_clocks" จากไฟล์ SDC ของผู้ใช้

    2: เรียกใช้quartus_fit -plan

    3: ยกเลิกการแสดงความคิดเห็นเกี่ยวกับข้อจํากัด "derive_pll_clocks" จากไฟล์ SDC ของผู้ใช้

    4: เรียกใช้quartus_sta -s

    4.1: เรียกใช้งานโครงการproject_open <>

    4.2: เรียกใช้งานcreate_timing_netlist -สแนปช็อตที่วางแผนไว้ (หรือ -post_map หากอยู่ในรุ่นมาตรฐาน)

    4.3: เรียกใช้read_sdc

    4.4 Run write_sdc -expanded.sdc

    4.5 ออก

    5: แก้ไข expanded.sdc จากขั้นตอนที่ 4 ลบข้อจํากัดset_clock_uncertainlyทั้งหมด

    6: แก้ไขไฟล์ QSF และเปลี่ยน SDC เดิมด้วย expanded.sdc ในขั้นตอนที่ 5

    7: เรียกใช้quartus_fitอีกครั้ง

     

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 18.1 ของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้