คำอธิบาย
คุณจะได้รับข้อความแสดงข้อผิดพลาดนี้เมื่อ 'generate HDL' หลังจากสวิตช์แรงดันไฟฟ้าอ้างอิงตัวแปลงอะนาล็อกเป็นดิจิทัล (ADC) จากโหมดภายนอกไปยังโหมดภายในใน Intel® MAX® 10 FPGA Modular ADC Intel® FPGA IP ปัญหานี้เกิดจาก IP hw.tcl ตั้งค่าช่วงแรงดันไฟฟ้าอ้างอิงภายนอกที่อนุญาตไว้เป็นค่าเริ่มต้นที่ 0.0-2.5 V แทนช่วงที่ถูกต้องที่อุปกรณ์ที่เลือกอนุญาต
ความละเอียด
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต ทําตามขั้นตอนเหล่านี้เพื่อแก้ไขปัญหาชั่วคราวเมื่อสวิตช์แรงดันไฟฟ้าอ้างอิง ADC จากโหมดภายนอกไปยังโหมดภายใน:
- ตั้งค่า แรงดันไฟฟ้าอ้างอิง ADC ภายนอกเป็น 2.5 V และด้านล่างก่อนเปลี่ยนเป็นโหมดภายใน
- สร้าง HDL
- เปลี่ยน แรงดันไฟฟ้าอ้างอิง ADC เป็นโหมดภายใน
- สร้าง HDL อีกครั้ง