โครงการออกแบบตัวอย่าง DDR4 มีความกว้างของข้อมูล 72 บิต และพิน ALERT_N ถูกวางไว้ในกลุ่ม DQS 8
เมื่อจําเป็นต้องมีอินเทอร์เฟซความกว้างข้อมูลที่แคบลง จะต้องเปลี่ยนตําแหน่งพิน ALERT_N ในเครื่องมือแก้ไขพารามิเตอร์ IP DDR4 เพื่อหลีกเลี่ยงข้อผิดพลาด
มี 2 วิธีที่สามารถใช้เพื่อปรับเปลี่ยนโครงการออกแบบตัวอย่าง :
วิธีการที่ 1 : การแจ้งเตือน# การจัดวางใน DQS Group 0
1) ใช้ชุดพัฒนาFPGA Arria 10 GX ที่มีค่าที่ตั้งไว้ DDR4 HiLo ในแท็บหน่วยความจํา IP DDR4 เปลี่ยนพารามิเตอร์กลุ่ม DQS ของ ALERT# เป็นกลุ่ม DQS 0 และตั้งค่าความกว้าง DQS เป็นค่าที่จําเป็น®
2) ในแท็บการออกแบบตัวอย่าง IP DDR4 ให้ตั้งค่าพารามิเตอร์บอร์ดการเลือกชุดพัฒนาเป้าหมายเป็นชุดพัฒนา Arria 10 FPGAที่มี DDR4 HiLo
3) สร้างโครงการออกแบบตัวอย่าง
4) ปรับเปลี่ยนตําแหน่งพินเหล่านี้ในไฟล์ qsf หรือในเครื่องมือแก้ไขการบ้าน Quartus® Prime หลังจากเปิดโครงการออกแบบตัวอย่าง DDR4 :
- เปลี่ยนตําแหน่งพินของกลุ่ม DQS 8 เป็นกลุ่ม DQS 0 วางสัญญาณ DQS Group 0 ที่ตําแหน่งพินเหล่านี้ :
emif_0_mem_mem_dqs[0] D33
emif_0_mem_mem_dqs_n[0] C34
emif_0_mem_mem_dbi_n[0] A32
emif_0_mem_mem_dq[7:0] A33,B32,D32,C33,B33,D34,C35,E34 (คําสั่งซื้อไม่สําคัญ)
- ปิดใช้งานหรือลบการกําหนดตําแหน่งพินกลุ่ม DQS ซึ่งไม่จําเป็น
5) ในไฟล์โครงการระดับบนสุด (ed_synth_top.sv) ปรับเปลี่ยนความกว้างของบัสรายงานสายสัญญาณขาเข้าของสัญญาณemif_0_mem_mem_dbi_n emif_0_mem_mem_dq emif_0_mem_mem_dqs และemif_0_mem_mem_dqs_n
ตัวอย่างเช่น สําหรับโครงการอินเตอร์เฟซกว้าง 32 บิต การตั้งค่าเหล่านี้คือ :
สายขาเข้า [3:0] emif_0_mem_mem_dbi_n
สายขาเข้า [31:0] emif_0_mem_mem_dq
สายขาเข้า [3:0] emif_0_mem_mem_dqs
สายขาเข้า [3:0] emif_0_mem_mem_dqs_n
6) คอมไพล์โครงการ
วิธีการที่ 2 : ALERT# การวางตําแหน่งในที่อยู่/คําสั่ง I/O bank
1) ใช้ ชุดพัฒนาFPGA Arria 10 GX กับค่าที่ตั้งไว้ DDR4 HiLo ในแท็บ หน่วยความจํา IP DDR4 ให้ตั้งค่า ความกว้าง DQ เป็นค่าที่จําเป็นและเปลี่ยนการตั้งค่าการวางพิน ALERT# เป็น :
การจัดวางพิน ALERT# = เลน I/O พร้อมพินที่อยู่/พินคําสั่ง
ที่อยู่/คําสั่ง I/O เลนของการแจ้งเตือน# = 3
ดัชนีพินของการแจ้งเตือน# = 0
2) ในแท็บการออกแบบตัวอย่าง IP DDR4 ให้ตั้งค่าพารามิเตอร์บอร์ดการพัฒนาเป้าหมายเป็นชุดพัฒนาArria 10 FPGAที่มี DDR4 HiLo
3) สร้างโครงการออกแบบตัวอย่าง
4) ปิดใช้งานหรือลบการกําหนดตําแหน่งพินกลุ่ม DQS ซึ่งไม่จําเป็นในไฟล์ qsf หรือใน Quartus Prime Assignments Editor หลังจากเปิดโครงการออกแบบตัวอย่าง DDR4
5) ในไฟล์โครงการระดับบนสุด (ed_synth_top.sv) ปรับเปลี่ยนความกว้างของบัสรายงานสายสัญญาณขาเข้าของสัญญาณemif_0_mem_mem_dbi_n emif_0_mem_mem_dq emif_0_mem_mem_dqsและemif_0_mem_mem_dqs_n
ตัวอย่างเช่น สําหรับโครงการอินเตอร์เฟซกว้าง 16 บิต การตั้งค่าเหล่านี้คือ :
สายขาเข้า [1:0] emif_0_mem_mem_dbi_n
สายขาเข้า [15:0] emif_0_mem_mem_dq
สายขาเข้า [1:0] emif_0_mem_mem_dqs
สายขาเข้า [1:0] emif_0_mem_mem_dqs_n
6) คอมไพล์โครงการ