ID บทความ: 000086689 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2020

ทําไมฉันถึงเห็นการละเมิดเวลาการระงับในการออกแบบ DCP1.2 OpenCL BSP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • เอฟพีจีเอ Intel® SDK สำหรับ OpenCL™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจพบการละเมิดเวลาเล็กน้อยเมื่อคุณคอมไพล์การออกแบบ DCP1.2 OpenCL BSP

     

    ความละเอียด

    การละเมิดเวลาการระงับนี้ไม่ก่อให้เกิดปัญหาการทํางานใดๆ ในการออกแบบ DCP1.2 OpenCL BSP

    ปัญหานี้ได้รับการแก้ไขในการออกแบบ DCP 1.2.1 OpenCL BSP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้