คำอธิบาย
เนื่องจากข้อจํากัดของ PHY Lite สําหรับอินเทอร์เฟซแบบขนานIntel® FPGA IP คุณอาจเห็นข้อความแสดงข้อผิดพลาดด้านบนหากคุณมี PHY Lite มากกว่าหนึ่งตัวสําหรับอินเทอร์เฟซแบบขนานIntel FPGA IPอยู่ในธนาคาร I/O เดียวกัน
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ หลีกเลี่ยงการวาง PHY Lite มากกว่าหนึ่งตัวสําหรับอินเทอร์เฟซแบบขนานIntel® FPGA IPวางไว้ในธนาคาร I/O เดียวกัน นี่เป็นเพราะ PHY Lite แต่ละตัวสําหรับอินเทอร์เฟซแบบขนานIntel FPGA IPมีข้อกําหนดอินเทอร์เฟซที่เฉพาะเจาะจงซึ่งต้องใช้การตั้งค่า PLL ที่เฉพาะเจาะจง อย่างไรก็ตาม มี PLL เพียงหนึ่งรายการในธนาคารที่กําหนด