ID บทความ: 000086669 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 10/10/2018

ข้อผิดพลาด (175006): ไม่มีการเชื่อมต่อการกําหนดเส้นทางระหว่าง IOPLL และLVDS_CHANNELปลายทาง

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro เมื่อใช้ LVDS SERDES Intel FPGA IPกับอุปกรณ์ Intel Stratix® 10 ข้อผิดพลาดนี้เกิดขึ้นเมื่อมีการจัดหาสัญญาณนาฬิกาขาเข้าของ IOPLL ผ่านทางคอร์ FPGA

ความละเอียด

เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้ส่งสัญญาณนาฬิกาอินพุตไปยัง IOPLL ผ่านพินนาฬิกาเฉพาะ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้