คำอธิบาย
คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro เมื่อใช้ LVDS SERDES Intel FPGA IPกับอุปกรณ์ Intel Stratix® 10 ข้อผิดพลาดนี้เกิดขึ้นเมื่อมีการจัดหาสัญญาณนาฬิกาขาเข้าของ IOPLL ผ่านทางคอร์ FPGA
ความละเอียด
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้ส่งสัญญาณนาฬิกาอินพุตไปยัง IOPLL ผ่านพินนาฬิกาเฉพาะ