คำอธิบาย
Intel® Quartus® Prime Standard Edition อาจออกข้อความเตือนนี้ในระหว่างการคอมไพล์เมื่อคุณใช้ตัวรับ LVDS ในอุปกรณ์ Intel® MAX® 10 และจํากัดการตั้งค่าและระงับเวลาสําหรับพินอินพุตในไฟล์ Synopsys Design Constraint (SDC) นี่เป็นเพราะเมื่อตั้งค่า PLL เป็นโหมดซอร์สซิงโครนัสหรือ ZDB สําหรับการออกแบบ LVDS การตั้งค่าห่วงโซ่ความล่าช้าที่ดีที่สุดจะถูกใช้โดยอัตโนมัติในระหว่างการคอมไพล์ แต่จะไม่มีการจํากัดเวลาการตั้งค่าและระงับเวลาสําหรับอินพุตตัวรับ LVDS ออกคําเตือนเพื่อแจ้งให้ผู้ใช้ทราบถึงข้อจํากัดที่ละเลย
แม้ว่าการตั้งค่าและจํากัดเวลาสําหรับอินพุตตัวรับสัญญาณ LVDS ใน SDC จะถูกละเลยในระหว่างการคอมไพล์ตัววิเคราะห์เวลาจะใช้สําหรับการวิเคราะห์เวลาหลังจากการคอมไพล์
ความละเอียด
คุณสามารถละเลยข้อความเตือนนี้