ID บทความ: 000086453 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/06/2017

ทําไมการตั้งค่านาฬิกา MPU Cyclone V HPS ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ในบางกรณี ความถี่นาฬิกา HPS MPU อาจแตกต่างจากความถี่ที่ผู้ใช้เลือกใน Qsys

    ปัญหานี้เกิดจาก bsp-editor ไม่ถูกต้องโดยใช้ข้อมูล handoff เพื่อสร้างการตั้งค่าตัวแบ่ง Main PLL c0 เพื่อใช้โดย Preloader

    ปัญหาไม่ได้เกิดขึ้นกับการกําหนดค่าการตอกบัตรทั้งหมด แต่จะมีเฉพาะการกําหนดค่าบางอย่างที่ต้องใช้ตัวแบ่ง PLL c0 k หลักเท่านั้นที่จะเปลี่ยนจากค่าเริ่มต้นเป็น 1 ผู้ใช้สามารถตรวจสอบว่าการกําหนดค่าได้รับผลกระทบจากการทําดังนี้:

    o มองหาไฟล์ handoff ที่เรียกว่า hps.xml สําหรับพารามิเตอร์ที่เรียกว่า main_pll_c0_internal

    o ดู preloader/generated/pll_config.h สําหรับพารามิเตอร์ต่อไปนี้: CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT, CONFIG_HPS_ALTERAGRP_MPUCLK

    o หากค่าตัวแบ่งสองค่าต่อไปนี้เท่ากัน แสดงว่าปัญหาจะไม่ปรากฏ:

    ·       value1 = (main_pll_c0_internal 1)

    ·       value2 = (CONFIG_HPS_ALTERAGRP_MPUCLK 1) x (CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT 1)

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Standard เวอร์ชั่น 16.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้