คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 17.1 Update 1 และก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้ระหว่างการจัดวางการออกแบบ FPGA 10 Intel® Stratix®ที่มีหลายโดเมนนาฬิกา
ข้อผิดพลาดภายในอาจเกิดขึ้นเมื่อการออกแบบมีโดเมนนาฬิกาแบบอะซิงโครนัสหลายโดเมน ซึ่งยังไม่ถูกประกาศว่าไม่ซิงโครนัสในไฟล์ Synopsys Design Constraints (.sdc)
ความละเอียด
เพื่อแก้ไขปัญหานี้ ตรวจสอบให้แน่ใจว่าโดเมนนาฬิกาแบบอะซิงโครนัสทั้งหมดได้รับการประกาศว่าไม่สอดคล้องกันโดยใช้คําสั่ง set_clock_groups
ตัวอย่างเช่น:
set_clock_groups -อะซิงโครนัส -group [get_clocks ] -group [get_clocks ]
ปัญหานี้มีกําหนดเวลาให้แก้ไขได้ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ในอนาคต