ID บทความ: 000086323 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

ทําไมถึงมีข้อจํากัดด้านเวลา core_clk_out สําหรับอินเทอร์เฟซ PCI Express สําหรับอุปกรณ์ Cyclone® IV GX ที่ละเลยโดยซอฟต์แวร์ Quartus® II

สิ่งแวดล้อม

  • ส่วนประกอบทั่วไป
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.1 SP1 และก่อนหน้า สําหรับอุปกรณ์ Cyclone® IV GX ข้อจํากัด core_clk_out SDC ที่สร้างขึ้นโดยอัตโนมัติเกิดขึ้นอย่างไม่ถูกต้องและคําเตือนต่อไปนี้จะเกิดขึ้นระหว่างขั้นตอนการวิเคราะห์และสังเคราะห์

    คําเตือน: ละเว้นการมอบหมาย: create_clock -name {core_clk_out} -period 8.000 -waveform { 0.000 4.000 } [get_nets {*altpcie_hip_pipen1b_inst|core_clk_out~clkctrl}]
    คําเตือน: <targets สําหรับรายละเอียดเพิ่มเติม>เป็นคอลเลกชันที่ว่างเปล่า

    ในการแก้ไขปัญหานี้ ให้เปลี่ยนข้อจํากัด core_clk_out SDC ในไฟล์ <variation>.sdc เป็น:
    create_clock -name {core_clk_out} -period 8.000 [get_nets *altpcie_hip_pipen1b_inst|core_clk_out*]

    ความละเอียด

    ปัญหานี้ยังไม่ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® IV GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้