ID บทความ: 000086269 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/08/2017

เหตุใดa10_refการคอมไพล์ BSP จึงแสดงพาธที่ไม่มีข้อจํากัดหลายเส้นทาง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • เอฟพีจีเอ Intel® SDK สำหรับ OpenCL™
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใน Intel® FPGA SDK สําหรับโฟลว์ OpenCL™ 17.0 BSP คุณอาจเห็นเส้นทางหรือนาฬิกาหลายนาฬิกายังคงไม่มีข้อจํากัด

    ความละเอียด

    ผู้ใช้จะต้องแสดงความคิดเห็นหรือลบบรรทัดต่อไปนี้ในไฟล์ top.qsf:

    # ข้อจํากัดการคอมไพล์ SDC พื้นฐานเท่านั้น

    set_global_assignment -name SDC_FILE base.sdc

    set_global_assignment -disable -name SDC_FILE top.sdc

    set_global_assignment -disable -name SDC_FILE top_post.sdc

     

    จะต้องคอมไพล์การนําเข้าอีกครั้งหลังจากเปลี่ยนไฟล์ QSF

    aoc --board .cl

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในการเปิดตัว Intel® FPGA SDK สําหรับ OpenCL™ ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้