ID บทความ: 000086205 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/12/2013

ทําไม EDA netlist writer ไม่สร้าง Netlist ที่ถูกต้องสําหรับการจําลองระดับเกทของฟังก์ชัน V-Series 28 nm Hard IP สําหรับ PCI Express MegaCore?

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • การจำลองแบบ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ขณะนี้ผู้เขียน EDA Netlist ไม่สนับสนุนการจําลองระดับเกทสําหรับฟังก์ชัน V-Series Hard IP สําหรับ PCI Express® MegaCore®

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro/Standard Edition เวอร์ชัน 14.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V GX FPGA
    Arria® V GT FPGA
    Stratix® V E FPGA
    Arria® V ST SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Arria® V SX SoC FPGA
    Arria® V GX FPGA
    Stratix® V GS FPGA
    Cyclone® V GT FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้