ID บทความ: 000086184 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/08/2012

ทําไมจึงมีตัวเลือก "เปิดใช้งานการอ่านการติดตาม DQS" ใน IP DDR3 SDRAM ที่ใช้ UniPHY มีการเปลี่ยนแปลงระหว่างซอฟต์แวร์ Quartus II

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    การเปลี่ยนแปลงในตัวเลือก DDR3 เปิดใช้งานการอ่าน DQS Tracking เกิดจากการเพิ่มประสิทธิภาพของฟังก์ชัน IP DDR3 และเพื่อความสะดวกในการใช้งาน

    ตั้งแต่ซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1 SP2 ตัวเลือกเปิดใช้งานการอ่าน DQS Tracking ถูกลบออกจาก UniPHY DDR3 เมกะวิซอร์ส ตอนนี้ตัวเลือกนี้จะถูกเลือกโดยอัตโนมัติเมื่อจําเป็นและถูกกําหนดโดยประเภทอุปกรณ์ FPGA โปรโตคอลอินเทอร์เฟซหน่วยความจําและความถี่นาฬิกาของหน่วยความจํา

    ขอแนะนําเป็นอย่างยิ่งให้ผู้ใช้อัพเกรดเป็นซอฟต์แวร์ Quartus II เวอร์ชันล่าสุด อย่างไรก็ตาม สําหรับข้อมูลอ้างอิงนี่เป็นข้อมูลสรุปของพารามิเตอร์เปิดใช้งานการอ่าน DQS Tracking ในซอฟต์แวร์ Quartus II รุ่นก่อนหน้า

    11.0SP1 : เปิดใช้งานการติดตามการอ่าน DQS ปรากฏครั้งแรกในเมกะวิซเลอร์ IP UniPHY DDR3 ในพารามิเตอร์การตั้งค่า PHY ->การตั้งค่า PHY ขั้นสูง

    11.1 : เปิดใช้งานฟังก์ชั่นการอ่าน DQS Tracking ถูกปิดใช้งานเนื่องจากข้อบกพร่องและแสดงเป็นสีเทาในเมกะวิซซอร์ส หาก IP DDR3 ของคุณมีตัวเลือก "เปิดใช้งานการอ่าน DQS Tracking" และเป็นสีเทา ข้อผิดพลาดที่เหมาะสมจะเกิดขึ้น

    หากต้องการปิดเปิดใช้งานการอ่านการติดตาม DQS ให้ปรับเปลี่ยนไฟล์ UniPHY DDR3 IP ระดับบนสุดตามที่แสดงด้านล่างและสร้าง IP ใหม่ :

    ค้นหาบรรทัด

    ข้อมูลการเรียกข้อมูล:

    และเปลี่ยนเป็น

    ข้อมูลการเรียกข้อมูล:

    11.1SP1 : เปิดใช้งานฟังก์ชันการอ่าน DQS Tracking ถูกเปิดใช้งานอีกครั้งและเป็นพารามิเตอร์ใน UniPHY DDR3 IP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้