ID บทความ: 000085922 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/01/2016

ทําไมAltera Hard IP สําหรับ PCI Express ไม่เข้าลูปช์การปฏิบัติตามกฎระเบียบในโหมด Gen 3

สิ่งแวดล้อม

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย Altera® Hard IP Core สําหรับ PCI® Express จะไม่เข้าสู่โหมดลูปสเปซการปฏิบัติตามกฎระเบียบที่อัตรา Gen3 หากบิตการปฏิบัติตามกฎระเบียบได้รับในพื้นที่ลงทะเบียนการกําหนดค่า ไม่ได้รับการตั้งค่าโดย Loopbar master
    ความละเอียด เพื่อให้เป็นไปตามข้อมูลจําเพาะของ PCI Express ตรวจสอบให้แน่ใจว่าหลักลูปพิวต์ของคุณตั้งค่าบิตการรับการปฏิบัติตามกฎระเบียบอย่างถูกต้อง

    บทความที่เกี่ยวข้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Intel® Arria® 10 GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้