ID บทความ: 000085820 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 05/09/2012

ฉันจะสร้างโมเดลการจําลองที่ใช้งานได้ใหม่สําหรับตัวแปร SerialLite II หลังจากแก้ไขไฟล์ HDL ที่สร้างขึ้นของ MegaWizard ได้อย่างไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

โซลูชันนี้จะแนะนําคุณเกี่ยวกับกระบวนการสร้างโมเดลการจําลองการทํางานใหม่สําหรับตัวแปร SerialLite® II หลังจากที่คุณทําการแก้ไขไฟล์ที่สร้างขึ้น MegaWizard® GUI

เปิดไฟล์ใหม่และตั้งชื่อไฟล์ว่า "create_new_simgen.bat" นี่จะเป็นไฟล์ปฏิบัติการ ms-dos ในทํานองเดียวกัน สามารถสร้างสคริปต์ที่ใช้ Unix (เช่น bash) ได้

===============================================================

สําหรับ Verilog: เพิ่มข้อความต่อไปนี้ลงในไฟล์ โดยแทนที่ด้วยชื่อรูปแบบต่างๆ (ชื่อที่ใช้ใน MegaWizard)  ตรวจสอบให้แน่ใจว่าข้อความทั้งหมดอยู่ในบรรทัดเดียว

quartus_map _slite2_top --family="stratixiigx" --simgen
--simgen_parameter="CBX_HDL_LANGUAGE=verilog, CBX_FILE=_slite2_top.vo"
--source=_rxhpp_atlfifo_concat.v --source=_rxrdp_atlfifo_concat.v
--source=_slite2_top.v --source=_slite2_unenc.v
--source=_slite2_wrapper.v --source=_txhpp_atlfifo_concat.v
--source=_txrdp_atlfifo_concat.v

บันทึกไฟล์และออกจากตัวแก้ไขข้อความ

===============================================================

===============================================================

สําหรับ VHDL: เพิ่มข้อความต่อไปนี้ลงในไฟล์ โดยแทนที่ด้วยชื่อรูปแบบต่างๆ (ชื่อที่ใช้ใน MegaWizard)  ตรวจสอบให้แน่ใจว่าข้อความทั้งหมดอยู่ในบรรทัดเดียว

quartus_map _slite2_top --family="stratixiigx" --simgen
--simgen_parameter="CBX_HDL_LANGUAGE=vhdl, CBX_FILE=_slite2_top.vho"
--source=_rxhpp_atlfifo_concat.v --source=_rxrdp_atlfifo_concat.v
--source=_slite2_core.v --source=_slite2_top.v
--source=_slite2_unenc.v --source=_slite2_wrapper.v
--source=_txhpp_atlfifo_concat.v --source=_txrdp_atlfifo_concat.v

บันทึกไฟล์และออกจากตัวแก้ไขข้อความ

===============================================================

หมาย เหตุ:

1.      ตัวอย่างนี้กําหนดเป้าหมายอุปกรณ์ Stratix® II GX  หากคุณกําลังกําหนดเป้าหมายตระกูลอื่น โปรดแก้ไขไฟล์ดังกล่าวโดยเปลี่ยนฟิลด์ --ตระกูล จาก "Stratixiigx" เป็นตระกูลอุปกรณ์ของคุณ

2.      ไฟล์ทั้งหมดที่แสดงอาจไม่ได้อยู่ในไดเรกทอรีของคุณ (เช่น หากฟังก์ชัน SerialLite-II MegaCore® ของคุณได้รับการกําหนดค่าในโหมดการสตรีม ไฟล์ _txhpp_atlfifo_concat.v, _rxhpp_atlfifo_concat.v, _txrdp_atlfifo_concat.v, _rxrdp_atlfifo_concat.v และไม่มี_slite2_core.v, และไม่จําเป็นต้องรวมอยู่ในคําสั่ง quartus_map ที่แสดงด้านบน ตรวจสอบให้แน่ใจว่ามีไฟล์ดังกล่าวอยู่ก่อนเพิ่มลงในคําสั่ง quartus_map

ตอนนี้ให้ดําเนินการ "create_new_simgen.bat" ในช่องคําสั่ง ms-dos หรือดับเบิลคลิกที่ไฟล์  ตอนนี้คุณควรมีไฟล์แบบจําลองการจําลองการทํางาน (.vo หรือ .vho) ที่แสดงถึงการปรับเปลี่ยนที่คุณทํากับไฟล์ "_slite2_wrapper.v"

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

เอฟพีจีเอ Stratix® GX
Stratix® II GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้