คำอธิบาย
เมื่อทําการเรียงซ้อน PLL ในAltera® FPGAs แนวทางปฏิบัติที่ดีที่สุดคือการใช้การตั้งค่าแบนด์วิดธ์ต่ําสําหรับ PLL แรกและการตั้งค่าแบนด์วิดท์สูงสําหรับ PLL ระดับล่าง
PLL ตัวแรกทําหน้าที่เป็นตัวกรองค่า jitter เมื่อกําหนดค่าเป็นแบนด์วิดธ์ต่ํา และมีการส่ง Jitter เล็กน้อยไปยัง PLL ระดับล่าง การใช้การตั้งค่าแบนด์วิดธ์สูงบน PLL ระดับล่างช่วยให้สามารถติดตามค่า Jitter จาก PLL ตัวแรกได้ ตรวจสอบให้แน่ใจว่าไม่มีการทับซ้อนของช่วงแบนด์วิดธ์ของ PLL ทั้งสอง ช่วงแบนด์วิดธ์สําหรับแต่ละพารามิเตอร์ PLL ในโครงการออกแบบของคุณจะแสดงอยู่ในรายงานการคอมไพล์ซอฟต์แวร์ Quartus® II
ดูคู่มือตระกูลอุปกรณ์ที่เกี่ยวข้องเพื่อดูว่า PLL cascading รองรับหรือไม่ รวมถึงคุณสมบัติการจัดการนาฬิกา PLL ใน Altera FPGAs