ปัญหาสำคัญ
คำอธิบาย
การจําลอง VCS-MX ของอินเทอร์เฟซหน่วยความจําภายนอกที่ใช้ UniPHY คอร์ IP ใน VHDL ที่มีสคริปต์การจําลองที่ให้ มา vcsmx_setup.sh ล้มเหลว ในเวลา 0ns ที่มีข้อผิดพลาดต่อไปนี้:
0 ns: ERROR: altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench/F_valid
is 'x'.
at time 0 Scope: \DUT_EXAMPLE_SIM.E0.IF0.S0.CPU_INST .the_altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench
File: ./../..//submodules/altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench.v
Line: 498.
ปัญหานี้มีผลต่อโปรโตคอล DDR2 และ DDR3 และ QDR II/II และ RLDRAM II เมื่อใช้ตัวจัดลําดับที่ใช้Nios II
ความละเอียด
วิธีแก้ไขปัญหาสําหรับปัญหานี้มีดังนี้:
- ในโปรแกรมแก้ไขข้อความ ให้เปิดหนึ่งในรายการต่อไปนี้ ไฟล์ใดๆ ที่มีผลบังคับใช้:
- <variant_name>_example_design/การจําลอง/vhdl/submodules/dut_example_sim_e0_if0_s0_rst_controller.vho
- <variant_name>_sim/สินค้าย่อย/dut_e0_if0_s0_rst_controller.vho
- เปลี่ยนค่าเริ่มต้นของการลงทะเบียน ในตัวซิงโครไนซ์รีเซ็ตจาก:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'0\';
ถึง:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'1\';
(ชื่อที่แน่นอนของสัญญาณของคุณอาจแตกต่างจากที่กล่าวมาข้างต้น
แต่จะมีสตริง altera_reset_synchronizer_int_chain ย่อย)