เมื่อใช้งานคอนโทรลเลอร์ประสิทธิภาพสูง DDR และ DDR2 SDRAM ในอุปกรณ์ Cyclone® III ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.0SP2 และก่อนหน้า หากมีการวางสัญญาณmem_clk (CK, CK#) อย่างไม่ถูกต้อง จะมีการพบคําเตือนแบบพอดีและแบบจับเวลาหรือคําเตือนที่สําคัญ
แนวทางของAlteraในบทของอินเทอร์เฟซหน่วยความจําภายนอก Cyclone III ระบุว่า :
พิน CK/CK# ต้องถูกวางไว้บนพิน I/O ที่แตกต่าง และไม่สามารถวางบนแถวหรือคอลัมน์เดียวกันกับพิน DQ
เพื่อให้เป็นไปตามแนวทางและบรรลุการออกแบบที่มีข้อจํากัดอย่างถูกต้อง ต้องวางสัญญาณmem_clkในอุปกรณ์ Cyclone III บนพินที่ตรงกับข้อกําหนดเหล่านี้:
- คู่พิน IO ที่แตกต่าง (ระบุเป็น DIFFIO ใน Pin Planner)
- ในธนาคารเดียวกันหรือด้านเดียวกันกับพินข้อมูล คุณสามารถใช้ด้านใดด้านหนึ่งของอุปกรณ์สําหรับอินเตอร์เฟซแบบห่อหุ้มได้
- ต้องไม่ใช้พิน PLL CLKOUT (ระบุเป็น L ใน Pin Planner)
- ดังที่เห็น ในมุมมอง Pin Planner Pad mem_clk[0] ต้องไม่อยู่ในกลุ่มแผ่นแถว/คอลัมน์เดียวกันกับพิน DQ ที่รบกวน
ตรวจสอบการออกแบบของคุณเพื่อให้แน่ใจว่าไม่มีคําเตือนที่สําคัญ
การไม่ปฏิบัติตามกฎเหล่านี้อาจส่งผลให้ไม่สามารถจํากัดการโหนดอินพุต DDIO ได้อย่างถูกต้องและปิดเวลา นอกจากนี้ ส่วนต่างของเวลาในการอ่านและการบันทึกที่คํานวณตาม Time Quest อาจไม่ถูกต้อง
แผนภาพต่อไปนี้แสดงตัวอย่างการบ้านพินmem_clkที่ไม่ถูกต้องและถูกต้อง:
การมอบหมายไม่ถูกต้อง
;
การบ้านที่ถูกต้อง