เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0, 10.0 SP1, 10.1 และ 10.1 SP1 คุณอาจเห็นคําเตือนที่สําคัญนี้เมื่อใช้งานการทํางานที่ALTLVDS_TXการทํางานร่วมกันโดยใช้โหมด PLL ภายนอก เมื่อใช้โหมด PLL ภายนอก คุณต้องเพิ่มการลงทะเบียนใน RTL ของคุณก่อนพอร์ต tx_in และเครื่องบันทึกข้อมูลเหล่านั้นต้องได้รับการตอกบัตรด้วยเอาต์พุต PLL ที่ใช้เป็น "แบบขนาน" หรือ "coreclk" ความเร็วช้า ซึ่งเท่ากับอัตราข้อมูลหารด้วยปัจจัยการอนุกรม
ปัญหานี้เกิดขึ้นหากคุณเปิดใช้งานตัวเลือก ใช้ PLL ภายนอก บนหน้า ทั่วไป ของ ALTLVDS_TX MegaWizard™ Plug-in Manager หลังจากที่คุณเลือก tx_coreclock หรือ tx_inclock เป็นค่าสําหรับ พอร์ตอินพุต 'tx_in' ของการลงทะเบียนโดยใช้ พารามิเตอร์ในหน้า การตั้งค่า Frequency/PLL เนื่องจากปัญหาในซอฟต์แวร์ Quartus II ไฟล์รูปแบบALTLVDS_TXอาจถูกเขียนไม่ถูกต้องเพื่อให้นาฬิกาความเร็วสูงจาก PLL เชื่อมต่อกับการลงทะเบียน ซึ่งอาจละเมิด Fmax เครือข่ายนาฬิกาสําหรับอุปกรณ์
ในการตรวจสอบว่าการออกแบบของคุณได้รับผลกระทบจากปัญหานี้หรือไม่ ให้เปิดไฟล์รูปแบบต่างๆ และค้นหาพารามิเตอร์ต่อไปนี้หรือทั่วไป:
- Verilog HDL (ในส่วนของ defparam):
ALTLVDS_TX_component.registered_input - VHDL (ในส่วนของ GENERIC MAP):
registered_input
พารามิเตอร์ที่ถูกต้องควรเป็นOFFเมื่อใช้โหมด PLL ภายนอก อาจตั้งค่าไม่ถูกต้องเป็น TX_CORECLOCK หรือTX_INCLOCK
หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนเหล่านี้:
- เปิดคําอธิบายALTLVDS_TXโดยใช้ตัวจัดการปลั๊กอิน MegaWizard
- บนหน้า ทั่วไป ให้ปิดใช้งานตัวเลือก ใช้ PLL ภายนอก
- ในหน้า การตั้งค่า Frequency/PLL ให้ปิดใช้งานตัวเลือก ลงทะเบียนพอร์ตอินพุต 'tx_in' โดยใช้
- กลับไปที่หน้าทั่วไป และเปิดใช้งานตัวเลือกใช้ PLL ภายนอกอีกครั้ง
- คลิก เสร็จสิ้น เพื่อดําเนินการเปลี่ยนแปลงในไฟล์รูปแบบต่างๆ
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 11.0