ID บทความ: 000085660 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ฉันสามารถกําหนดพิน REFCLK ของตัวรับส่งสัญญาณให้กับ PLL อเนกประสงค์ในอุปกรณ์ Stratix II GX และอุปกรณ์ IV GX/GT Stratixได้หรือไม่

สิ่งแวดล้อม

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณสามารถมอบหมายพิน REFCLK ของตัวรับส่งสัญญาณเป็นสัญญาณนาฬิกาอินพุตให้กับ PLL อเนกประสงค์ใน Stratix® II GX และอุปกรณ์ IV GX/GT Stratix เฉพาะเมื่อคุณสร้างอินสแตนซ์ช่องสัญญาณตัวรับส่งสัญญาณอย่างน้อยหนึ่งช่องภายในบล็อกที่เกี่ยวข้องกับพิน REFCLK นั้น คุณสามารถสร้างอินสแตนซ์ของช่องสัญญาณตัวรับส่งสัญญาณแบบ Dummy เพื่อใช้พิน REFCLK นี้และเก็บช่องสัญญาณตัวรับส่งสัญญาณแบบ Dummy ไว้ในสถานะรีเซ็ตในระหว่างการทํางานปกติ  

    ข้อมูลนี้ยังมีผลกับตระกูลอุปกรณ์ GX/GT/GZ อื่นๆ ที่มีตัวรับส่งสัญญาณความเร็วสูงเฉพาะ/พิน REFCLK

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

    Stratix® II GX FPGA
    Stratix® IV GX FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® GX FPGA
    Arria® V SX SoC FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    เอฟพีจีเอ Stratix® GX

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้