ID บทความ: 000085641 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/03/2013

ทําไมนาฬิกาเอาต์พุต Altera_PLL ติดอยู่ต่ําเมื่อทําการจําลองการทํางานร่วมกันนี้ใน Cadence NCSim

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    หากคุณใช้ NCSim เพื่อจําลองการทํางานของ Altera_PLL สัญญาณนาฬิกาเอาต์พุตบางส่วนอาจติดค้างอยู่ต่ํา

    ความละเอียด

    การแก้ไขปัญหานี้มีอยู่สองวิธี:

    1. หากต้องการสร้างอินสแตนซ์ Altera_PLL ให้ทําเครื่องหมาย "เปิดใช้งานพารามิเตอร์เอาต์พุตทางกายภาพ" ในเมกะฟังก์ชัน และตั้งค่าพารามิเตอร์ตามเพื่อให้ได้สัญญาณนาฬิกาที่คุณต้องการ

    2. เปิดใช้งาน SIM_USE_ICD_PLL_RECONFIG_MODEL มาโครเพื่อใช้โมเดลการจําลองทางกายภาพตามที่แสดงด้านล่างสําหรับอุปกรณ์ Cyclone® V คุณจะต้องแก้ไขคําสั่งด้านล่างเมื่อกําหนดเป้าหมาย Arria® V หรือ Stratix®อุปกรณ์ V

    ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE "/eda/sim_lib/cadence/cyclonev_atoms_ncrypt.v" -work cyclonev_ver

    ปัญหานี้ได้รับการแก้ไขโดยเริ่มจากซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้