ID บทความ: 000085623 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/10/2013

ขอบซิงโครนัสทั้งสองต้องใช้นาฬิกาที่เกี่ยวข้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะได้รับข้อความแสดงข้อผิดพลาดนี้หากคุณสร้างระบบ Qsys ที่มีคอร์ PCIe® Hard IP nreset_status ส่งออกสัญญาณและทดสอบเบนช์กําลังสร้าง  สัญญาณนี้มีวัตถุประสงค์เพื่อใช้ภายในไปยังระบบ Qsys และไม่ได้ส่งออกสําหรับ testbench

    ความละเอียด

    เมื่อต้องการใช้ nreset_status สร้างระบบ Qsys นอกระบบ Qsys สําหรับการทดสอบ สร้างระบบ Qsys โดยไม่ส่งออกสัญญาณ  จากนั้นคุณสามารถนําหน้าต่างออกมาได้ nreset_status สัญญาณจาก ไฟล์ .v ไปยังการทดสอบระดับสูงสุดของการออกแบบของคุณ  ซึ่งสามารถทําได้โดยการแก้ไขการรายงานพอร์ตในไฟล์ Testbench ระดับบนสุด  คุณจะต้องทําการเปลี่ยนแปลงนี้ทุกครั้งที่คุณสร้างระบบ Qsys ของคุณ

    หมายเหตุ: nreset_status สัญญาณจะซิงโครนัสกับ coreclkout สัญญาณนาฬิกา

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้