ปัญหาสำคัญ
คำอธิบาย
ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2, DDR3 และ LPDDR2
อินเทอร์เฟซ DDR2, DDR3 และ LPDDR2 โดยใช้อินเทอร์เฟซหน่วยความจํา HPS
ในอุปกรณ์ Arria V หรือ Cyclone V ให้สร้างค่า Jitter ในระยะยาว CK
(ในด้าน HPS ไม่ใช่ด้านFPGA) ที่เกิน JEDEC และ
ข้อมูลจําเพาะของผู้จัดจําหน่าย (tERR(Nper) สําหรับระดับปานกลาง
ค่าของ N)
ความละเอียด
Alteraได้ยืนยันแล้วว่าไม่จําเป็นต้องเป็นไปตามข้อกําหนดนี้
หากว่าค่า Jitter ในระยะสั้น (tJITcc และ tJITper)
เป็นไปตามข้อกําหนด ในการกําหนดค่าที่ tJITcc อธิบายและ tJITper
ภายในข้อมูลจําเพาะของ JEDEC
ปัญหานี้จะไม่ได้รับการแก้ไข