ID บทความ: 000085464 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/11/2013

CK Jitter ระยะยาวเกินข้อมูลจําเพาะในอินเทอร์เฟซหน่วยความจํา HPS ในอุปกรณ์ Arria V และ Cyclone V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2, DDR3 และ LPDDR2

    อินเทอร์เฟซ DDR2, DDR3 และ LPDDR2 โดยใช้อินเทอร์เฟซหน่วยความจํา HPS ในอุปกรณ์ Arria V หรือ Cyclone V ให้สร้างค่า Jitter ในระยะยาว CK (ในด้าน HPS ไม่ใช่ด้านFPGA) ที่เกิน JEDEC และ ข้อมูลจําเพาะของผู้จัดจําหน่าย (tERR(Nper) สําหรับระดับปานกลาง ค่าของ N)

    ความละเอียด

    Alteraได้ยืนยันแล้วว่าไม่จําเป็นต้องเป็นไปตามข้อกําหนดนี้ หากว่าค่า Jitter ในระยะสั้น (tJITcc และ tJITper) เป็นไปตามข้อกําหนด ในการกําหนดค่าที่ tJITcc อธิบายและ tJITper ภายในข้อมูลจําเพาะของ JEDEC

    ปัญหานี้จะไม่ได้รับการแก้ไข

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้