ID บทความ: 000085369 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/07/2014

ทําไมอินเทอร์เฟซ Hard IP สําหรับ PCI Express 128 บิต Avalon-MM TX ไม่ส่งแพ็กเก็ตในการจําลอง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • การจำลองแบบ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อจําลองอินเทอร์เฟซ Hard IP สําหรับ PCI Express® 128-บิต Avalon-MM ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0 และก่อนหน้า อุปกรณ์ที่อยู่ภายใต้การทดสอบ (DUT) จะไม่สามารถส่งแพ็กเก็ตใดๆ จากบัส Avalon-MM ไปยังลิงก์ PCIe ได้

    ปัญหานี้เกิดจากการประกาศความกว้างของสัญญาณควบคุมในเส้นทางข้อมูลส่งไม่ถูกต้อง สัญญาณควบคุมถูกประกาศเป็น 5 บิต แต่มีเพียง 4 บิตเท่านั้นที่ขับเคลื่อนใน testbench บิตที่สําคัญที่สุดไม่ได้ขับเคลื่อนและกลายเป็น "x" ในการจําลอง

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนด้านล่าง:

    1. เปิดไฟล์ altpciexpav128_cr_rp.v
    2. ค้นหาบรรทัดต่างๆ
      • สาย [4:0] tx_low64_fifo_wrusedw
      • สาย [4:0] tx_hi64_fifo_wrusedw
    3. เปลี่ยนบรรทัดเป็น
      • สาย [3:0] tx_low64_fifo_wrusedw
      • สาย [3:0] tx_hi64_fifo_wrusedw

    ปัญหาถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้