คำอธิบาย
สัญญาณนาฬิกาเอาต์พุตที่ใช้ในการเชื่อมต่อกับ Native PHY Intel® FPGA IP เมื่อใช้ fPLL เป็น TX PLL ตัวรับส่งสัญญาณบน Stratix® V, Arria® V และอุปกรณ์รับส่งสัญญาณ Cyclone® V จะแตกต่างกันไปขึ้นอยู่กับว่ามีการเปิดใช้งานการกําหนดค่า fPLL ใหม่แบบไดนามิกหรือไม่
ความละเอียด
เมื่อไม่ได้เปิดใช้งานการกําหนดค่า fPLL ใหม่แบบไดนามิก คุณจะต้องเชื่อมต่อพอร์ต fPLL 'outclk_0' กับพอร์ต 'ext_pll_clk' ของ PHY แบบเนทีฟ
เมื่อเปิดใช้งานการกําหนดค่า fPLL ใหม่แบบไดนามิก คุณต้องเชื่อมต่อกับพอร์ต fPLL 'phout[0]' กับพอร์ต 'ext_pll_clk' ของ PHY แบบเนทีฟ พอร์ต 'phout' เปิดใช้งานโดยการเลือก "เปิดใช้งานการเข้าถึงพอร์ตเอาต์พุต PLL DPA" ของแท็บ "การตั้งค่า" ตัวแก้ไขพารามิเตอร์ PLL