คำอธิบาย
เมื่อคอมไพล์การออกแบบ Stratix IV DDR3 UniPHY ในซอฟต์แวร์ Quartus® II คุณอาจได้รับแจ้งการละเมิดเวลาระหว่างนาฬิกาคอร์ (afi_clk ซึ่งเป็นเอาต์พุต CLK[0] ของ PLL) และสัญญาณนาฬิกาปรับระดับ (memphy_leveling_clk ซึ่งเป็นเอาต์พุต CLK[2] ของ PLL)
การละเมิดเวลาหยุดเกิดจากการบิดเบี้ยวระหว่างนาฬิกาแกนกลางซึ่งอยู่บนทรัพยากรนาฬิการะดับภูมิภาคคู่และนาฬิกาปรับระดับซึ่งอยู่บนทรัพยากรนาฬิกาทั่วโลก
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้กําหนด memphy_leveling_clk สัญญาณนาฬิกาให้กับทรัพยากรระดับภูมิภาคคู่