ID บทความ: 000085161 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/10/2011

ไม่ควรป้อน PLL กลางด้านบนหรือล่างในอุปกรณ์ Stratix V ES ที่มีสัญญาณนาฬิกาอ้างอิงที่ป้อนโดยเครือข่ายนาฬิกาเร็วกว่า 400 MHz

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    PLL ส่วนกลางด้านบนหรือด้านล่างในอุปกรณ์ Stratix V ES ที่ ไม่ควรป้อนนาฬิกาอ้างอิงที่ป้อนโดยเครือข่ายนาฬิกา นาฬิกาเร็วกว่า 400 MHz

    ความละเอียด

    หากเป็นไปได้ ให้ป้อนนาฬิกาอ้างอิงโดยตรงจากพิน หรือวาง PLL ทางด้านซ้ายหรือด้านขวาด้วยตนเอง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้