ปัญหาสำคัญ
PLL ส่วนกลางด้านบนหรือด้านล่างในอุปกรณ์ Stratix V ES ที่ ไม่ควรป้อนนาฬิกาอ้างอิงที่ป้อนโดยเครือข่ายนาฬิกา นาฬิกาเร็วกว่า 400 MHz
หากเป็นไปได้ ให้ป้อนนาฬิกาอ้างอิงโดยตรงจากพิน หรือวาง PLL ทางด้านซ้ายหรือด้านขวาด้วยตนเอง
ปัญหาสำคัญ
PLL ส่วนกลางด้านบนหรือด้านล่างในอุปกรณ์ Stratix V ES ที่ ไม่ควรป้อนนาฬิกาอ้างอิงที่ป้อนโดยเครือข่ายนาฬิกา นาฬิกาเร็วกว่า 400 MHz
หากเป็นไปได้ ให้ป้อนนาฬิกาอ้างอิงโดยตรงจากพิน หรือวาง PLL ทางด้านซ้ายหรือด้านขวาด้วยตนเอง
1
การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้