ID บทความ: 000084799 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ลอจิกตัวรับส่งสัญญาณความเร็วสูง (HSTL) รองรับบนลูปแบบถูกล็อกตรงกลางและมุมเฟส (PLL) ในอุปกรณ์ StratixTM ของฉันหรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ใช่ รองรับ HSTL ที่ตรงกลางและมุม PLL ในอุปกรณ์ Stratix Quartus® II เวอร์ชั่น 3.0 SP2 และต่ํากว่าไม่รองรับมาตรฐาน IO นี้บนพินอินพุตนาฬิกา PLL ตรงกลางและมุม Quartus II เวอร์ชันถัดไปจะรองรับคุณสมบัตินี้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

เอฟพีจีเอ Stratix®

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้