เหตุการณ์ Surprise Link Down (SLD) อาจเกิดขึ้นกับArria® 10 Hard IP สําหรับ PCI Express® เมื่อเปลี่ยนความเร็วจาก Gen3 เป็น Gen1 หรือ Gen3 เป็น Gen2 เหตุการณ์นี้เกิดขึ้นเมื่อคอร์ Arria 10 PCIe® Hard IP ถูกกําหนดค่าในโหมด Gen3 เท่านั้น เมื่อเหตุการณ์ SLD เกิดขึ้น ลิงก์จะไปยังสถานะตรวจหาและรีทริน บัส PCIe ต้องแจงนับใหม่หลังจากลิงก์ถึง L0 อัตราการเกิดขึ้นต่ํา
ทําไม Arria 10 Hard IP สําหรับการเขียนโปรแกรม PCI Express Configuration Space จึงสูญหายไปเมื่อเกิดการหยุดชะงักจากเจนเนอเรชั่น 3
1
คำประกาศสิทธิ์
การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้