ID บทความ: 000084633 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 31/12/2013

ทําไมสัญญาณอินพุตที่ไวต่อ Edge ของตัวรับส่งสัญญาณไม่ส่งผลในอุปกรณ์รับส่งสัญญาณ Cyclone V, Arria V และ Stratix V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ขณะขับขี่ด้วยCyclone® V Arria® V และ Stratix®สัญญาณที่ไวต่ออุปกรณ์ V เช่น สัญญาณ rx_std_wa_patternalign คุณต้องปฏิบัติตามข้อกําหนดความกว้างของพัลส์ขั้นต่ํา ความกว้างของพัลส์ทั่วไปขั้นต่ําคือสองรอบนาฬิกาแบบขนาน

ความละเอียด

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

Arria® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้