คุณจะเห็นคําเตือนนี้เมื่อใช้งานALTLVDS_RXหรือALTLVDS_TXเมกะการทํางานด้วยตัวเลือกโหมด PLL ภายนอกที่เปิดใช้งานสําหรับตระกูลอุปกรณ์ Stratix® III, Stratix IV, Arria® II, HardCopy® III และ HardCopy IV
เมื่อใช้ SERDES เฉพาะที่มีอยู่ในตระกูลอุปกรณ์เหล่านี้ ซอฟต์แวร์ Quartus® II จะตั้งค่าสัญญาณนาฬิกาที่ชดเชยโดยอัตโนมัติไปยังสัญญาณนาฬิกา LVDS / DIFFIOCLK ซึ่งใช้เป็นสัญญาณนาฬิกาความเร็วสูงสําหรับวงจร SERDES แม้ว่าคุณควรตั้งค่าโหมดการทํางาน PLL เป็นค่าชดเชยแบบซอร์สซิงโครนัส แต่ขณะนี้ยังไม่มีตัวเลือกในฟังก์ชัน ALTPLL เพื่อระบุนาฬิกาที่ชดเชยเมื่อใช้วงจร SERDES เฉพาะ
คุณสามารถละเลยคําเตือนนี้ โดยรายงานว่านาฬิกาที่ชดเชยได้ถูกตั้งค่าไว้อย่างถูกต้องสําหรับการออกแบบของคุณเมื่อใช้ALTLVDS_RXหรือALTLVDS_TXเมกะฟังก์ชันกับโหมด PLL ภายนอกที่เปิดใช้งาน
อย่างไรก็ตาม หากคุณต้องการหลีกเลี่ยงคําเตือนนี้ คุณสามารถแก้ไขไฟล์รูปแบบ ALTPLL เพื่อระบุนาฬิกาชดเชย
สําหรับ VHDL ให้ค้นหา compensate_clock พารามิเตอร์ใน แผนที่ทั่วไป และใส่ "LVDSCLK".
สําหรับ Verilog ให้ค้นหา altpll_component.compensate_clock พารามิเตอร์ใน defparam และใส่ "LVDSCLK".