ID บทความ: 000084619 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 30/10/2015

ข้อผิดพลาด (18218): พยายามพอดี <n> IOPLL ผสานกลุ่มใน <fewer n="" than=""> ตำแหน่ง</fewer></n>

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Arria® 10 สร้างอินสแตนซ์ได้มากขึ้น ลูปการล็อกเฟส I/O (PLL) มากกว่าจํานวนทรัพยากร I/O PLL มีอยู่ในอุปกรณ์ ซอฟต์แวร์ Quartus® Prime จะมีปัญหาเกี่ยวกับข้อผิดพลาด จํานวน I/O PLL ที่ระบุในข้อความแสดงข้อผิดพลาดขึ้นอยู่กับ IP Altera®ในการออกแบบของคุณ และตัวเลขนี้อาจมากกว่า มากกว่าจํานวน I/O PLL ที่บันทึกไว้ในการวิเคราะห์และการสังเคราะห์ รายงาน

    ตัวอย่างเช่น IP อินเทอร์เฟซหน่วยความจําภายนอก (EMIF) ใช้ I/O PLL หนึ่งตัวสําหรับทุกธนาคาร I/O ที่ใช้งาน Fitter กําหนด จํานวน I/O PLL ที่แท้จริงที่การออกแบบใช้งานอยู่ ข้อกําหนดการปักหมุด หากจํานวน I/O PLL ที่กําหนดโดย Fitter มีจํานวน I/O PLL ที่มีอยู่บนอุปกรณ์เกินกว่า เกิดข้อผิดพลาด

    ตัวอย่างอื่นๆ ของ IP Altera ที่ใช้ I/O PLL ได้แก่ ความหน่วงแฝงต่ํา 40 และ 100-Gigabits ต่อคอร์ IP อีเธอร์เน็ต (GbE) วินาที, Altera LVDS SERDES IP Core, Alteraคอร์ PHYLite IP และ SerialLite III การสตรีมคอร์ IP

    ความละเอียด

    ลดจํานวน I/O PLL ในการออกแบบของคุณ แนะนําAltera กลยุทธ์ต่อไปนี้:

    • แปลง IP I/O PLL บางส่วนในการออกแบบของคุณ ใน IP PLL (fPLL) แบบ Fractional PLL (fPLL) โหมดจํานวนเต็ม
    • EMIF, LVDS SERDES และ PHYLite เป็นAlteraที่ใช้ I/O PLL คอร์ IP ที่สามารถสร้างนาฬิกาคอร์เพิ่มเติมเพื่อใช้งาน หากคุณ การออกแบบประกอบด้วยแกน IP เหล่านี้ พิจารณาสร้างคอร์เพิ่มเติม นาฬิกาเพื่อลดความต้องการ I/O PLL ในตัวแก้ไขพารามิเตอร์ IP ให้เลือก ตัวเลือก ระบุนาฬิกาคอร์เพิ่มเติมตาม PLL ที่มีอยู่ ภายใต้แท็บ ทั่วไป
    • แก้ไขพินออกจาก IP EMIF เพื่อใช้ธนาคาร I/O ที่น้อยลง สำหรับ การกําหนดค่าที่กําหนด EMIF IP parameter editor จะรายงาน ธนาคาร I/O น้อยที่สุดที่เป็นไปได้ ดูที่ แนวทางการปักหมุดทั่วไปสําหรับArria 10 EMIF IP ในส่วน คู่มืออินเทอร์เฟซหน่วยความจําภายนอกฉบับที่ 2: การออกแบบ แนวทาง สําหรับข้อมูลเพิ่มเติม
    • เปิดใช้งานตัวเลือกการแชร์ TX PLL ใน IP อีเธอร์เน็ตเพื่ออนุญาต อินสแตนซ์อีเธอร์เน็ตหลายอินสแตนซ์เพื่อแชร์ I/O PLL เดียว ตัวอย่างเช่น ในเครื่องมือแก้ไขพารามิเตอร์ IP 40 และ 100-GbE ความหน่วงแฝงต่ํา ให้เลือก การใช้งาน ตัวเลือก TX MAC PLL ภายนอก ภายใต้แท็บ หลัก ดูที่ ส่วน TX MAC PLL ภายนอก ใน ความหน่วงต่ํา คู่มือผู้ใช้อีเธอร์เน็ต MAC ขนาด 40 และ 100 Gbps และ PHY MegaCore Function สําหรับ ข้อมูลเพิ่มเติม

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้