ID บทความ: 000084393 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ฉันสามารถใช้บล็อกการควบคุมสัญญาณนาฬิกาเพื่อเลือกระหว่างเอาต์พุต PLL ที่ปรับปรุงใหม่หนึ่งรายการและเอาต์พุต PLL ที่รวดเร็วหนึ่งรายการในอุปกรณ์ Stratix II และ Stratix II GX สําหรับการออกแบบของฉันได้หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ คุณไม่สามารถใช้บล็อกการควบคุมสัญญาณนาฬิกาเพื่อเลือกระหว่างเอาต์พุต PLL ที่ปรับปรุงใหม่หนึ่งรายการและเอาต์พุต PLL ที่รวดเร็วหนึ่งรายการในอุปกรณ์ Stratix® II และ Stratix II GX แหล่งข้อมูลระดับโลกและระดับภูมิภาคที่ใช้โดย PLL ที่ปรับปรุงและรวดเร็วมีความแตกต่างกัน

คุณจะสามารถใช้เอาต์พุตของ PLL ที่ปรับปรุงใหม่สองตัวหรือ PLL ที่รวดเร็วที่แตกต่างกันสองตัวในด้านเดียวกันกับอุปกรณ์ที่แชร์ทรัพยากรทั่วโลกและระดับภูมิภาค

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการเชื่อมต่อเครือข่ายนาฬิกาทั่วโลกและระดับภูมิภาคที่ใช้โดย PLL แต่ละตัว โปรดดูบท Stratix II Handbook PLL ในอุปกรณ์ Stratix II และอุปกรณ์ Stratix II GX (PDF).

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Stratix® II GX FPGA
Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้