เหตุใดฉันจึงเห็นความแตกต่างระหว่างการจําลองระดับ RTL...

สิ่งแวดล้อม

ID บัก: 083119

Quartus Edition

Intel® Quartus® Prime Pro Edition

ค้นพบเวอร์ชัน: 15.1.2

คำอธิบาย เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime DSP ที่บรรจุไว้สําหรับอุปกรณ์ซีรี่ส์ V คุณอาจเห็นความแตกต่างของความล่าช้าของรอบนาฬิกาบนการลงทะเบียนในการจําลองการทํางานระดับเกตเมื่อเทียบกับการจําลองการทํางาน RTL

ความละเอียด

ในการแก้ไขปัญหานี้ ให้เปลี่ยนตัวเลือก "Auto Packed Registers" จาก "อัตโนมัติ" (ค่าเริ่มต้น) เป็น "ปิด" หรือดาวน์โหลดโปรแกรมแก้ไขสําหรับซอฟต์แวร์ Quartus II เวอร์ชั่น 15.0.2

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยเวอร์ชั่น 15.1 Update 1 ของซอฟต์แวร์ Quartus Prime

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V E FPGA

Stratix® V GS FPGA

Stratix® V GT FPGA

Arria® V ST SoC FPGA

Arria® V SX SoC FPGA

Stratix® V E FPGA

Cyclone® V SX SoC FPGA

Stratix® V GX FPGA

Cyclone® V ST SoC FPGA

Cyclone® V GT FPGA

Arria® V GT FPGA

Cyclone® V GX FPGA

Arria® V GX FPGA

Arria® V GZ FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

เหตุใดฉันจึงเห็นความแตกต่างระหว่างการจําลองระดับ RTL และการจําลองระดับเกต

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์