ID บทความ: 000084352 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/12/2012

ใน 40GbE และ 100GbE MAC และ PHY IP Core ซอฟต์แวร์ Quartus II จะรายงานการละเมิดความกว้างของพัลส์ขั้นต่ําสําหรับสัญญาณนาฬิกา PHY ขนาด 10 Gbps บางตัว

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ใน 40GbE และ 100GbE MAC และ PHY IP Core ซอฟต์แวร์ Quartus II รายงานการละเมิดความกว้างของชีพจรขั้นต่ําสําหรับ PHY ความหน่วงต่ําขนาด 10 Gbps ออกแบบบนสัญญาณนาฬิกาต่อไปนี้:

    x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|pld10grxclkout~CLKENA0|outclk x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|wys|pld10grxpldclk
    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ 12.1 Quartus รุ่น แกน IP

    สําหรับรุ่น 12.0 ของแกน IP โปรดละเลยพาธเหล่านี้ การละเมิดความกว้างของชีพจรขั้นต่ําเหล่านี้เป็นเส้นทางเท็จ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Stratix® IV FPGA
    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้