ก่อนเวอร์ชั่น 2.2 SP1:
ช่วง VCO สําหรับทั้ง EPLL และ FPLL ถูกตั้งค่าระหว่าง 300-1000MHz, การกําหนดลักษณะเฉพาะซิลิคอนที่รอดําเนินการ
มีการเปลี่ยนแปลงต่อไปนี้เพื่อStratixการกําหนดเวลา PLL ในซอฟต์แวร์ Quartus II เวอร์ชั่น 2.2 SP1:
สําหรับ PLL ที่ปรับปรุงใหม่ (EPLLs):
ซอฟต์แวร์ Quartus II เวอร์ชัน 2.2 SP1 จะบังคับใช้ช่วง VCO 300-800MHz ตามที่ระบุไว้ในเอกสารข้อมูลตระกูลอุปกรณ์Stratixสําหรับเกรดความเร็ว -5 และ -6 ช่วง VCO สําหรับเกรดความเร็ว -7 คือ 300-600 MHz
สําหรับ Fast PLL (FPLLs):
ซอฟต์แวร์ Quartus II เวอร์ชั่น 2.2 SP1 จะยังคงรองรับช่วง VCO 300-1000 MHz เมื่อ FPLL ถูกใช้เพื่อวัตถุประสงค์ทั่วไป ช่วง VCO ที่สูงขึ้นช่วยเพิ่มความยืดหยุ่นในการเลือกปัจจัยการคูณและส่วนใน Quartus เมื่อใช้ FPLL ในโหมด Source Synchronous ช่วงความถี่ VCO จะไม่เปลี่ยนจากข้อมูลจําเพาะเอกสารข้อมูล 300-840 MHz
เอกสารข้อมูลตระกูลอุปกรณ์ Stratix จะได้รับการอัปเดตเพื่อแสดงข้อมูลจําเพาะใหม่สําหรับอุปกรณ์เกรดความเร็ว -5,-6 และ -7
วิธีแก้ไขปัญหาสําหรับการออกแบบที่ได้รับผลกระทบ:
- เนื่องจากซอฟต์แวร์ Quartus II เวอร์ชั่น 2.2 SP1 รองรับช่วง VCO 300-1000 MHz สําหรับ FPLL หากเป็นไปได้ สามารถพอร์ต EPLL ไปยัง FPLL ได้โดยทําเครื่องหมายถูกที่ช่องทําเครื่องหมาย "ใช้ Fast PLL" ในหน้า 1 ของ ALTPLL Mega-Wizard โปรดทราบว่านี่อาจไม่สามารถทําได้หากการออกแบบต้องการใช้เอาต์พุตสัญญาณนาฬิกาภายนอกเฉพาะที่มีเฉพาะใน EPLL เท่านั้น
นอกจากนี้ ไม่สามารถทําได้หาก PLL ใช้คุณสมบัติเฉพาะ EPLL เช่นสวิตช์นาฬิกา, แบนด์วิดท์ที่ตั้งโปรแกรมได้, การกําหนดค่า PLL ใหม่, Spread Spectrum ฯลฯ หรือหากพินอินพุต/เอาต์พุตสัญญาณนาฬิกาถูกล็อคไว้ในการออกแบบ
- อีกวิธีหนึ่งคือแยกความถี่เอาต์พุตระหว่าง EPLL ตั้งแต่ 2 ตัวขึ้นไป
ตัว อย่าง เช่น:
Inclk to EPLL = 33.3333 MHz, เอาต์พุตที่ต้องการที่ 66.6666 MHz, 100 MHz และ 166.66 MHz LCM ของความถี่เอาต์พุตเหล่านี้คือ 999.9MHz ซึ่งจะทําให้ไม่พอดี
สําหรับชุดค่าผสมข้างต้น:
Quartus II เวอร์ชั่น 2.2 - ตรงตามการผสมผสานความถี่อินพุต/เอาต์พุต
Quartus II เวอร์ชั่น 2.2 SP1 - ไม่สามารถตอบสนองและสามารถนําเสนอความถี่สัญญาณนาฬิกาออกได้ตามที่แสดงด้านล่าง:
- 66.666 MHz, 111.11 MHz, 166.66 MHz (VCO ที่ 333 MHz) หรือ
- 62.5 MHz, 100.00 MHz, 166.66 MHz (VCO ที่ 500 MHz)
ในตัวอย่างข้างต้น สามารถย้ายเอาต์พุต 100 MHz ไปยัง EPLL อื่นแยกต่างหากจากเอาต์พุต 66.66 MHz และ 166.66 MHz