เมื่อใช้ศูนย์การชดเชยความล่าช้า (ZDB) ใน Stratix® III หรือ Stratix IV Device PLL คุณต้องสร้างพินสองทิศทางทันทีและเชื่อมต่อพินสองทิศทางเข้ากับพอร์ต fbmimicbidir ของ PLL พินสองทิศทางนี้ต้องวางไว้บนพิน PLL_FB_CLKOUTp สําหรับ PLL ด้านซ้าย /ขวา และบนพิน PLL_FBp_CLKOUT1 สําหรับ PLL ด้านบน / ล่าง
ต้องวางเอาต์พุตสัญญาณนาฬิกาบัฟเฟอร์หน่วงเวลาเป็นศูนย์ ซึ่งเป็นสัญญาณนาฬิกาเอาต์พุตที่ชดเชยของ PLL บนพิน PLL_CLKOUTn สําหรับ PLL ด้านซ้าย /ขวา และบนพินPLL_CLKOUTที่เหลืออยู่สําหรับ PLL ด้านบน / ล่าง
มีการเปิดใช้งานพิน I/O แบบ "mimic" แบบสองทิศทางเสมอ แต่Alteraแนะนําให้ยังคงไม่มีการเชื่อมต่อบนบอร์ดของคุณ หากคุณใช้เป็นสัญญาณนาฬิกาสํารอง ก็จะไม่มีความสัมพันธ์เฟสเดียวกันกับเอาต์พุตสัญญาณนาฬิกาที่ชดเชยด้วยบัฟเฟอร์การหน่วงเวลาเป็นศูนย์ ใช้การวิเคราะห์การจําลองเวลาหรือเวลาเพื่อกําหนดความสัมพันธ์ของเฟสกับสัญญาณนาฬิกาเอาต์พุตที่ชดเชย นอกจากนี้ การโหลดใดๆ บนพิน I/O แบบสองทิศทางจะส่งผลต่อการกําหนดเวลาของสัญญาณนาฬิกาบัฟเฟอร์ที่ไม่หน่วงเวลา ซึ่งจะทําให้โหมดการชดเชยผลตอบรับบัฟเฟอร์ล่าช้าเป็นศูนย์และอาจนําไปสู่ผลลัพธ์ของการเปลี่ยนเฟสที่แตกต่างกันระหว่างสัญญาณนาฬิกาต้นทาง PLL และสัญญาณนาฬิกาเอาต์พุตที่ชดเชยด้วยบัฟเฟอร์การหน่วงเวลาเป็นศูนย์
ข้อมูลเพิ่มเติมเกี่ยวกับคุณสมบัตินี้มีอยู่ในคู่มืออุปกรณ์ที่เกี่ยวข้อง