ID บทความ: 000084275 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมการออกแบบของฉันจึงไม่เหมาะกับ PLL แบบ Cascaded ที่ใช้คุณสมบัติการกําหนดค่าใหม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

มีปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 8.1 และก่อนหน้าที่เกี่ยวข้องกับ PLL ที่เกี่ยวข้องกันที่ใช้คุณสมบัติการกําหนดค่าใหม่ในStratix® III, Cyclone® III และอุปกรณ์ iV Stratix

อัลกอริธึมของซอฟต์แวร์ที่แมปเอาต์พุตสัญญาณนาฬิกา PLL ใหม่เพื่อให้ตรงกับเอาต์พุตเคาน์เตอร์ที่เหมาะสมในฮาร์ดแวร์ PLL อาจใช้ข้อมูลการแมปที่ไม่ถูกต้องเมื่อ PLL แบบอัปสตรีมแบบกําหนดค่าใหม่เป็น PLL แบบดาวน์สตรีม  เมื่อซอฟต์แวร์ทําการแมปเอาต์พุตสัญญาณนาฬิกา PLL ที่ไม่ถูกต้อง การออกแบบจะไม่ทํางานตามที่คาดหวังและการคอมไพล์อาจส่งผลให้เกิดอาการต่างๆ รวมถึงข้อผิดพลาดที่ไม่พอดีหรือข้อผิดพลาดภายในของซอฟต์แวร์

มีโปรแกรมแก้ไขสําหรับแก้ไขปัญหานี้ในซอฟต์แวร์ Quartus II เวอร์ชั่น 8.1 ใช้ mySupport เพื่อขอ Quartus II 8.1 patch 0.28 สําหรับ Windows หรือ Linux และคอมไพล์การออกแบบใหม่ด้วยโปรแกรมแก้ไขที่ติดตั้ง

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® III FPGA
Cyclone® III FPGA
Stratix® IV E FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้