ID บทความ: 000084245 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/02/2014

ทําไมการสอบเทียบความล้มเหลวของคอนโทรลเลอร์ HPS DDR3 ของฉัน

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ตัวควบคุม HPS DDR3 ของคุณที่สร้างขึ้นด้วยซอฟต์แวร์ Quartus® II เวอร์ชัน 13.0 หรือ 13.0sp1 อาจประสบกับความล้มเหลวในการสอบเทียบและสร้างข้อความดีบักต่อไปนี้ในไฟล์ข้อความเอาต์พุตดีบัก:

test_load_patterns(0,ALL) => (85 == 255) => 0

การทดสอบการอ่านรับประกันล้มเหลว

Seq C: การปรับเทียบล้มเหลว

Seq C: ขั้นตอนข้อผิดพลาด : 1

Seq C: ข้อผิดพลาดในซับสเตจ: 1

Seq C: กลุ่มข้อผิดพลาด : 0

มีปัญหาที่ทราบกันดีว่าพิน HPS Vref ดึงกระแสไฟฟ้าสูงส่งผลให้แรงดันไฟฟ้า Vref ลดลงและการสอบเทียบ DDR3 ล้มเหลว

ความละเอียด

ติดตั้งแพทช์ DP5 รีลีส Quartus® II 13.0SP1 ดูลิงก์ในโซลูชันที่เกี่ยวข้องด้านล่าง

การแก้ไขเดียวกันนี้ยังมีอยู่ในโปรแกรมแก้ไขแยกต่างหาก (1.34) สําหรับรุ่น Quartus® II 13.0SP1 ขอแนะนําให้ผู้ใช้ติดตั้งแพทช์ DP5 แต่ควรใช้แพทช์แยกต่างหากสําหรับปัญหา HPS Vref เท่านั้น โปรดติดต่อ Altera

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 19 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® IV GX FPGA
Stratix® III FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® IV E FPGA
Cyclone® V SE SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้