ID บทความ: 000084197 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/08/2014

ทําไมการเปลี่ยนแปลง ECO กับดีเลย์เชน 1 D3 จึงปรับใช้ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 14.0 และรุ่นก่อนหน้า คุณอาจพบว่าการเปลี่ยนแปลง ECO กับ D3 Delay Chain 1 ไม่ได้ดําเนินการอย่างถูกต้อง การเปลี่ยนแปลงนี้ไม่มีผลและไม่มีความแตกต่างใน netlist เวลาหรือในฮาร์ดแวร์

    ปัญหานี้ส่งผลกระทบต่อ Arria®อุปกรณ์ V และ Cyclone® V

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ โปรดอย่าใช้โฟลว์ ECO เพื่อปรับเปลี่ยนการตั้งค่า D3 Delay Chain 1

    คุณสามารถตั้งค่า D3 Delay chain 1 ได้โดยใช้การมอบหมาย D3_DELAY และการคอมไพล์ใหม่การออกแบบ

    ปัญหานี้มีกําหนดที่จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II รุ่นอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้