ข้อผิดพลาด: add_fileset_file: ไม่มีไฟล์ดังกล่าว 15.0/ip/altera/merlin/altera_irq_clock_crosser/cadence/altera_irq_clock_crosser.sv ในขณะดําเนินการ "cadence/add_fileset_file cadence/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "ca...

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.0 altera_irq_clock_crosserไม่สามารถสร้างแบบจําลองการจําลอง VHDL และการทดสอบเบ็นช์ได้ คุณอาจเห็นข้อผิดพลาดด้านล่าง:

ข้อผิดพลาด: add_fileset_file: ไม่มีไฟล์ดังกล่าว 15.0/ip/altera/merlin/altera_irq_clock_crosser/cadence/altera_irq_clock_crosser.sv ขณะดําเนินการ"add_fileset_file cadence/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "cadence/altera_irq_clock_crosser.sv" {CADENCE_SPECIFIC}" (ขั้นตอน "sim_vhdl" บรรทัด 4) ถูกเรียกใช้จากภายใน"sim_vhdl altera_irq_clock_crosser"

เมื่อต้องการแก้ไขปัญหานี้ ให้อัปเดตไฟล์ต่อไปนี้ด้วยตนเอง altera_irq_clock_crosser_hw.tcl ดังนี้:

1. เปิด< install_path>\ip\altera\merlin\altera_irq_clock_crosser\altera_irq_clock_crosser_hw.tcl ในเครื่องมือแก้ไขข้อความ
2. เรียกดูsim_vhdl proc (บรรทัดที่ 56 ใน 15.0b129)
3. ลบสองบรรทัดต่อไปนี้:
1. add_fileset_file cadence/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "cadence/altera_irq_clock_crosser.sv" {CADENCE_SPECIFIC}
2. add_fileset_file synopsys/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "synopsys/altera_irq_clock_crosser.sv" {SYNOPSYS_SPECIFIC}
4. บันทึก altera_irq_clock_crosser_hw.tcl และเปิดใหม่หรือรีเฟรช (F5) ใน Qsys

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Quartus II