ทําไมจึงมีการละเมิดเวลาในการกําหนดค่า PLL Intel® FPGA IP...

สิ่งแวดล้อม

ID บัก: 1408175663

ทรัพย์สินทางปัญญาเอฟพีจีเอ

Avalon ALTPLL

ค้นพบเวอร์ชัน: 12.1 แก้ไขเวอร์ชัน: 12.1.1

คำอธิบาย

ความถี่สูงสุดสําหรับmgmt_clkอินพุตสัญญาณนาฬิกากําหนดค่าใหม่และscanclkการกําหนดค่าใหม่สําหรับการกําหนดค่า PLL ใหม่มีการระบุไว้ในตารางข้อมูลอุปกรณ์ที่เกี่ยวข้องสําหรับอุปกรณ์ Stratix® V, Arria® V และอุปกรณ์ Cyclone® V ที่มีสัญลักษณ์_{t DYCONFIGCLK}

ความละเอียด

Intel® FPGA IP กําหนดค่า PLL ใหม่อาจต้องการความถี่สัญญาณนาฬิกาที่ต่ํากว่าเพื่อให้ได้การปิดเวลา คุณควรใช้ตัววิเคราะห์เวลาเพื่อให้แน่ใจว่าความถี่สัญญาณนาฬิกาที่คุณเลือกสําหรับ mgmt_clk และ/หรือ scanclk จะเป็นไปตามข้อกําหนดการกําหนดเวลาของอุปกรณ์ที่คุณเลือก

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SE SoC FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมจึงมีการละเมิดเวลาในการกําหนดค่า PLL Intel® FPGA IP ใหม่ของฉัน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์