ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 7.1 มีปัญหาที่ทราบกันดีเกี่ยวกับไฟล์จํากัดเวลาเมก้าฟังก์ชัน MEGAFUNCTION ALTMEMPHY (ในรูปแบบ SDC) ปัญหาเหล่านี้มีผลต่อการปิดเวลาสําหรับการออกแบบ Stratix® II ที่ใช้ตัวควบคุมหน่วยความจําหลายตัวที่มีการใช้เอาต์พุตสัญญาณนาฬิกา PLL เฉพาะเพื่อเปิดใช้งานตัวเลือกสัญญาณนาฬิกาของหน่วยความจํา ในการทําการวิเคราะห์เวลาที่ถูกต้องสําหรับคอนโทรลเลอร์ DDR (หรือ ALTMEMPHY instantiations) หลายตัว ให้เพิ่มไฟล์ SDC เพิ่มเติมไปยังโครงการของคุณซึ่งจะตั้งค่านาฬิกาสําหรับการสร้างอินสแตนซ์ทั้งหมดอย่างถูกต้อง
ในตัวอย่างด้านล่าง การออกแบบมีสองอินสแตนซ์ DDR2/DDR High Performance Controller MegaCore® ที่มีชื่อห่อหุ้มของ core1 และ core2 ตัวจัดการปลั๊กอิน MegaWizard® สร้างไฟล์สองไฟล์ คือ core1_phy_ddr_timing.sdc และ core2_phy_ddr_timing.sdc เพื่อ จํากัดอินเทอร์เฟซหน่วยความจํา หากการออกแบบของคุณสร้างอินสแตนซ์ของ ALTMEMPHY โดยตรง (ด้วยคอนโทรลเลอร์ของคุณเอง) ชื่อไฟล์จะไม่รวมส่วน _phy ของชื่อไฟล์
การออกแบบต้องใช้ไฟล์ SDC ใหม่ที่เรียกว่า altemphy_general.sdc ที่มีข้อจํากัดต่อไปนี้:
set pll_inclk *core1_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
set pll_inclk *core2_phy_alt_mem_phy_sii_inst|clk|*|altpll_component|pll|inclk\[0\]
foreach_in_collection c [get_pins -compatibility_mode ] { }
set pll_ref_clk [get_node_info -name ]
create_clock -period 10.000
ตัวอย่างนี้แสดงการสร้างอินสแตนซ์สองตัวของคอนโทรลเลอร์/PHY สําหรับการออกแบบของคุณ ให้สร้างไฟล์ SDC ที่คล้ายกันที่จํากัดสัญญาณนาฬิกาอย่างถูกต้อง สําหรับคอนโทรลเลอร์/PHY แต่ละตัว ให้เปลี่ยนชื่อในคําสั่ง SDC ด้านบนเพื่อให้ตรงกับชื่ออินสแตนซ์ของคุณ และเปลี่ยนระยะเวลานาฬิกาในสายcreate_clockเพื่อให้ตรงกับระยะเวลาของสัญญาณนาฬิกาอ้างอิงที่ส่งไปยังฟังก์ชัน ALTMEMPHY สําหรับการออกแบบที่มีการสร้างอินสแตนซ์มากกว่าสองตัว ให้ทําซ้ํา 4 บรรทัดที่จําเป็นสําหรับแต่ละอินสแตนซ์