คําเตือน: ไม่สามารถผสานรวม PLL |altlvds_rx:altlvds_rx_component| ได้อย่างรวดเร็ว dpa_lvds_rx:auto_generated|pll และ|altlvds_tx PLL ที่รวดเร็ว:altlvds_tx_component| lvds_tx:auto_generated|pll

ซอฟต์แวร์ Quartus® II อาจออกคําเตือนนี้เมื่อพยายามผสานรวม PLL สําหรับALTLVDS_RXเมกะการทํางานและALTLVDS_TXการทํางานร่วมกันกับการเปิดใช้งาน DPA แม้ว่าความถี่สัญญาณนาฬิกาจะเท่ากันก็ตาม ซึ่งมีผลต่อ Stratix® III และอุปกรณ์ Stratix IV

ตัวอย่างเช่น: ตัวแบ่งมาตราส่วนโพสต์ PLL (k) มีช่วงขีดจํากัดที่ 1, 2 และ 4  ความถี่ VCO ที่ดีที่สุดสําหรับอินสแตนซ์ฟังก์ชัน ALTLVDS ที่ไม่มีการเปิดใช้งาน DPA คือ ~600MHz แต่ไม่สามารถใช้ 600MHz เพื่อสร้างความถี่ DPA 200MHz เนื่องจาก 3 ไม่ใช่ค่าตัวแบ่งที่ถูกต้อง 

เมื่อใช้ฟังก์ชัน ALTLVDS โดยไม่มีตัวเลือก PLL ภายนอก คุณจะไม่สามารถควบคุมการตั้งค่า PLL ในซอฟต์แวร์ Quartus II ได้เลย  ในการแก้ไขปัญหาคุณสามารถใช้ฟังก์ชัน ALTLVDS ในโหมด PLL   ภายนอกได้ ซึ่งช่วยให้คุณสามารถควบคุมค่า PLL และกําหนดเอาต์พุตสัญญาณนาฬิกา PLL ด้วยตนเองไปยังALTLVDS_RXเมกะการทํางานและALTLVDS_TXอินสแตนซ์เมกะฟังก์ชันในการออกแบบของคุณ ซึ่งทําให้สามารถแชร์ PLL ได้

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ ALTLVDS Megafunction ในโหมด PLL ภายนอก โปรดดูที่ คู่มือผู้ใช้ ALTLVDS Megafunction (PDF).